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电力系统自动装置

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作为自动准同期装置，引起并列时（）的主要原因是设定的导前时间与并列断路器合闸总时间不相等。

  • A、相角差不等于零
  • B、相角差等于零
  • C、压差不等于零
  • D、频差不等于零
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