试使用 Verilog HDL 设计一个 10 进制计数器，规定模块定义为 modulecount10(out,clr,clk),其中 clk 为时钟输入，clr 为同步清零输入，低电平有效，out 为计数器输出。 （1） 写出 10 进制计数器 Verilog HDL 设计程序并注释； （2） 写出 10 进制计数器 Verilog HDL 测试文件并注释；